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The DRAM is a fairly dumb device. Say you intend to do a WRITE operation, during initialization you tell the DRAM what the CAS Write Latency is by programming one of its Mode Registers (CWL is the time delay between the column address and data at the inputs of a DRAM), and you have to honor this timing parameter at all times. The memory controller needs to account for the board trace delays and the fly-by routing delays and launch Address and Data with the correct skew between them so that the Address and Data arrive at the memory with CWL latency between them.
面对是如何活力依旧的带来的机遇与挑战,业内专家普遍建议采取审慎而积极的应对策略。本文的分析仅供参考,具体决策请结合实际情况进行综合判断。